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电子工程师面试一般问哪些问题?有什么应聘的面试技巧吗?

求助老司机们!电子工程师面试一般问哪些问题?有什么应聘的面试技巧吗?请大家不吝赐教吧!感谢感谢!

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基础篇(主观题)


1、你认为你从事研发工作有哪些特点?

2、说出你的最大弱点及改进方法?

3、说出你的理想,你想达到的目标?你认为自己五(或十年)以后会怎么样?

4、请谈谈对一个系统设计的总体思路。针对这个思路,你觉得应该具备哪些方面的知识?

5、描述过去一年中您参与的最具挑战性的工程项目,你觉得项目的挑战点是什么?

6. 你如何与最新的技术保持同步?


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专业问题篇

1、同步电路和异步电路的区别是什么?同步电路:存储电路中所有触发器的时钟输入端都接同一个时钟脉冲源,因而所有触发器的状态的变化都与所加的时钟脉冲信号同步。



异步电路:电路没有统一的时钟,有些触发器的时钟输入端与时钟脉冲源相连,这有这些触发器的状态变化与时钟脉冲同步,而其他的触发器的状态变化不与时钟脉冲同步。


2、什么是"线与"逻辑,要实现它,在硬件特性上有什么具体要求?将两个门电路的输出端并联以实现与逻辑的功能成为线与。 在硬件上,要用OC门来实现,同时在输出端口加一个上拉电阻。 由于不用OC门可能使灌电流过大,而烧坏逻辑门。


3、解释setup和hold time violation,画图说明,并说明解决办法。Setup/hold time是测试芯片对输入信号和时钟信号之间的时间要求。建立时间是指触发器的时钟信号上升沿到来以前,数据稳定不变的时间。



输入信号应提前时钟上升沿(如上升沿有效)T时间到达芯片,这个T就是建立时间-Setup time.如不满足setup time,这个数据就不能被这一时钟打入触发器,只有在下一个时钟上升沿,数据才能被打入触发器。



保持时间是指触发器的时钟信号上升沿到来以后,数据稳定不变的时间。如果hold time不够,数据同样不能被打入触发器。



建立时间(Setup Time)和保持时间(Hold time)。建立时间是指在时钟边沿前,数据信号需要保持不变的时间。



保持时间是指时钟跳变边沿后数据信号需要保持不变的时间。


如果数据信号在时钟沿触发前后持续的时间均超过建立和保持时间,那么超过量就分别被称为建立时间裕量和保持时间裕量。


4、什么是竞争与冒险现象?怎样判断?如何消除?在组合逻辑中,由于门的输入信号通路中经过了不同的延时,导致到达该门的时间不一致叫竞争。



产生毛刺叫冒险。判断方法:代数法、图形法(是否有相切的卡诺圈)、表格法(真值表)。如果布尔式中有相反的信号则可能产生竞争和冒险现象。



冒险分为偏“1”冒险和偏“0”冒险



解决方法:一是添加布尔式的消去项;二是在芯片外部加电容;三是加入选通信号。


5、名词解释:SRAM、SSRAM、SDRAM。SSRAM的所有访问都在时钟的上升/下降沿启动。地址、数据输入和其它控制信号均于时钟信号相关。这一点与异步SRAM不同,异步SRAM的访问独立于时钟,数据输入和输出都由地址的变化控制。SDRAM:Synchronous DRAM同步动态随机存储器。


6、FPGA和ASIC的概念,他们的区别。答案:FPGA是可编程ASIC。 ASIC:专用集成电路,它是面向专门用途的电路,专门为一个用户设计和制造的。根据一个用户的特定要求,能以低研制成本,短、交货周期供货的全定制,半定制集成电路。与门阵列等其它ASIC(Application Specific IC)相比,它们又具有设计开发周期短、设计制造成本低、开发工具先进、标准产品无需测试、质量稳定以及可实时在线检验等优点。


7、单片机上电后没有运转,首先要检查什么?a、首先应该确认电源电压是否正常。用电压表测量接地引脚跟电源引脚之间的电压,看是否是电源电压,例如常用的5V。



b、接下来就是检查复位引脚电压是否正常。分别测量按下复位按钮和放开复位按钮的电压值,看是否正确。



c、然后再检查晶振是否起振了,一般用示波器来看晶振引脚的波形;经过上面几点的检查,一般即可排除故障了。



如果系统不稳定的话,有时是因为电源滤波不好导致的。在单片机的电源引脚跟地引脚之间接上一个0.1uF的电容会有所改善。如果电源没有滤波电容的话,则需要再接一个更大滤波电容,例如220uF的。遇到系统不稳定时,就可以并上电容试试(越靠近芯片越好)。


8、什么是同步逻辑和异步逻辑?同步逻辑是时钟之间有固定的因果关系。异步逻辑是各时钟之间没有固定的因果关系。


9、你知道那些常用逻辑电平?TTL与COMS电平可以直接互连吗?常用逻辑电平:12V,5V,3.3V;TTL和CMOS不可以直接互连,由于TTL是在0.3-3.6V之间,而CMOS则是有在12V的有在5V的。CMOS输出接到TTL是可以直接互连。TTL接到CMOS需要在输出端口加一上拉电阻接到5V或者12V。


10、如何解决亚稳态。答:亚稳态是指触发器无法在某个规定时间段内达到一个可确认的状态。当一个触发器进入亚稳态时,既无法预测该单元的输出电平,也无法预测何时输出才能稳定在某个正确的电平上。



在亚稳态期间,触发器输出一些中间级电平,或者可能处于振荡状态,并且这种无用的输出电平可以沿信号通道上的各个触发器级联式传播下去。



解决方法主要有:

(1) 降低系统时钟;

(2) 用反应更快的触发器(FF),锁存器(LATCH);

(3) 引入同步机制,防止亚稳态传播;

(4) 改善时钟质量,用边沿变化快速的时钟信号;

(5) 使用工艺好、时钟周期裕量大的器件。


11、锁存器、触发器、寄存器三者的区别。触发器:能够存储一位二值信号的基本单元电路统称为“触发器”。



锁存器:一位触发器只能传送或存储一位数据,而在实际工作中往往希望一次传送或存储多位数据。为此可把多个触发器的时钟输入端CP连接起来,用一个公共的控制信号来控制,而各个数据端口仍然是各处独立地接收数据。这样所构成的能一次传送或存储多位数据的电路就称为“锁存器”。



寄存器:在实际的数字系统中,通常把能够用来存储一组二进制代码的同步时序逻辑电路称为寄存器。由于触发器内有记忆功能,因此利用触发器可以方便地构成寄存器。由于一个触发器能够存储一位二进制码,所以把n个触发器的时钟端口连接起来就能构成一个存储 n位二进制码的寄存器。



区别:从寄存数据的角度来年,寄存器和锁存器的功能是相同的,它们的区别在于寄存器是同步时钟控制,而锁存器是电位信号控制。



可见,寄存器和锁存器具有不同的应用场合,取决于控制方式以及控制信号和数据信号之间的时间关系:若数据信号有效一定滞后于控制信号有效,则只能使用锁存器;若数据信号提前于控制信号到达并且要求同步操作,则可用寄存器来存放数据。


12、IC设计中同步复位与异步复位的区别:异步复位是不受时钟影响的,在一个芯片系统初始化(或者说上电)的时候需要这么一个全局的信号来对整个芯片进行整体的复位,到一个初始的确定状态。而同步复位需要在时钟沿来临的时候才会对整个系统进行复位。


13、多时域设计中,如何处理信号跨时域?


不同的时钟域之间信号通信时需要进行同步处理,这样可以防止新时钟域中第一级触发器的亚稳态信号对下级逻辑造成影响,其中对于单个控制信号可以用两级同步器,如电平、边沿检测和脉冲,对多位信号可以用FIFO,双口RAM,握手信号等。



跨时域的信号要经过同步器同步,防止亚稳态传播。例如:时钟域1中的一个信号,要送到时钟域2,那么在这个信号送到时钟域2之前,要先经过时钟域2的同步器同步后,才能进入时钟域2。



这个同步器就是两级d触发器,其时钟为时钟域2的时钟。这样做是怕时钟域1中的这个信号,可能不满足时钟域2中触发器的建立保持时间,而产生亚稳态,因为它们之间没有必然关系,是异步的。



这样做只能防止亚稳态传播,但不能保证采进来的数据的正确性。所以通常只同步很少位数的信号。比如控制信号,或地址。当同步的是地址时,一般该地址应采用格雷码,因为格雷码每次只变一位,相当于每次只有一个同步器在起作用,这样可以降低出错概率,象异步FIFO的设计中,比较读写地址的大小时,就是用这种方法。



如果两个时钟域之间传送大量的数据,可以用异步FIFO来解决问题。



我们可以在跨越ClockDomain时加上一个低电平使能的LockupLatch以确保Timing能正确无误。


14、给了reg的setup,hold时间,求中间组合逻辑的delay范围。Setup/hold time 是测试芯片对输入信号和时钟信号之间的时间要求。建立时间是指触发器的时钟信号上升沿到来以前,数据稳定不变的时间。



输入信号应提前时钟上升沿(如上升沿有效)T时间到达芯片,这个T就是建立时间-Setup time.如不满足setup time,这个数据就不能被这一时钟打入触发器,只有在下一个时钟上升沿,数据才能被打入触发器。



保持时间是指触发器的时钟信号上升沿到来以后,数据稳定不变的时间。时hold time不够,数据同样不能被打入触发器。即delay<period-Setuptime-holdtime


15、时钟周期为T,触发器D1的建立时间最大为T1max,最小为T1min.组合逻辑电路最大延 迟为T2max,最小为T2min.问,触发器D2的建立时间T3和保持时间应满足什么条件.


建立时间(setup time)是指在触发器的时钟信号上升沿到来以前,数据稳定不变的时间,如果建立时间不够,数据将不能在这个时钟上升沿被打入触发器;保持时间(hold time)是指在触发器的时钟信号上升沿到来以后,数据稳定不变的时间,如果保持时间不够,数据同样不能被打入触发器。



Tffpd:触发器输出的响应时间,也就是触发器的输出在clk时钟上升沿到来之后多长的时间内发生变化并且稳定,也可以理解为触发器的输出延时。



Tcomb:触发器的输出经过组合逻辑所需要的时间,也就是题目中的组合逻辑延迟。Tsetup:建立时间Thold:保持时间Tclk:时钟周期



建立时间容限:相当于保护时间,这里要求建立时间容限大于等于0。保持时间容限:保持时间容限也要求大于等于0。


16、说说静态、动态时序模拟的优缺点.


静态时序分析是采用穷尽分析方法来提取出整个电路存在的所有时序路径,计算信号在这些路径上的传播延时,检查信号的建立和保持时间是否满足时序要求,通过 对最大路径延时和最小路径延时的分析,找出违背时序约束的错误。



它不需要输入向量就能穷尽所有的路径,且运行速度很快、占用内存较少,不仅可以对芯片设计 进行全面的时序功能检查,而且还可利用时序分析的结果来优化设计,因此静态时序分析已经越来越多地被用到数字集成电路设计的验证中。



动态时序模拟就是通常的仿真,因为不可能产生完备的测试向量,覆盖门级网表中的每一条路径。因此在动态时序分析中,无法暴露一些路径上可能存在的时序问题。


17、LATCH和DFF的概念和区别


概念:



电平敏感的存储器件称为锁存器;分高电平锁存器和低电平锁存器,用于不同时钟间的同步。



有交叉耦合的门构成的双稳态存储器件称为触发器,分为上升沿触发和下降沿触发,可认为是两个不同电平敏感的锁存器串联而成,前一个锁存器决定了触发器的建立时间,后一个锁存器决定了触发器的保持时间。



区别:



(1)latch由电平触发,非同步控制。在使能信号有效时latch相当于通路,在使能信号无效时latch保持输出状态。DFF由时钟沿触发,同步控制。



(2)latch容易产生毛刺(glitch),DFF则不易产生毛刺。



(3)如果使用门电路来搭建latch和DFF,则latch消耗的门资源比DFF要少,这是latch比DFF优越的地方。所以,在ASIC中使用 latch的集成度比DFF高,但在FPGA中正好相反,因为FPGA中没有标准的latch单元,但有DFF单元,一个LATCH需要多个LE才能实现。



(4)latch将静态时序分析变得极为复杂。



一般的设计规则是:在绝大多数设计中避免产生latch。它会让您设计的时序完蛋,并且它的隐蔽性很强,非老手不能查出。latch最大的危害在于不能过滤毛刺。这对于下一级电路是极其危险的。所以,只要能用D触发器的地方,就不用latch。



有些地方没有时钟,也只能用latch了。比如现在用一个clk接到latch的使能端(假设是高电平使能),这样需要的setup时间,就是数据在时钟的下降沿之前需要的时间,但是如果是一个DFF,那么setup时间就是在时钟的上升沿需要的时间。



这就说明如果数据晚于控制信号的情况下,只能用 latch,这种情况就是,前面所提到的latch timing borrow。基本上相当于借了一个高电平时间。也就是说,latch借的时间也是有限的。


18、latch与register的区别,为什么现在多用register.行为级描述中latch如何产生的?


Latch(锁存器)是电平触发,Register(寄存器)是边沿触发,register在同一时钟边沿触发下动作,符合同步电路的设计思想,而latch则属于异步电路设计,往往会导致时序分析困难,不适当的应用latch则会大量浪费芯片资源。


19、什么是锁相环(PLL)?锁相环的工作原理是什么?


锁相环是一种反馈电路,其作用是使得电路上的时钟和某一外部时钟的相位同步。PLL通过比较外部信号的相位和由压控晶振(VCXO)的相位来实现同步的,在比较的过程中,锁相环电路会不断根据外部信号的相位来调整本地晶振的时钟相位,直到两个信号的相位同步。



在数据采集系统中,锁相环是一种非常有用的同步技术,因为通过锁相环,可以使得不同的数据采集板卡共享同一个采样时钟。



因此,所有板卡上各自的本地80MHz和20MHz时基的相位都是同步的,从而采样时钟也是同步的。因为每块板卡的采样时钟都是同步的,所以都能严格地在同一时刻进行数据采集。


20、基本放大电路的种类及优缺点,广泛采用差分结构的原因。


基本放大电路按其接法的不同可以分为共发射极放大电路、共基极放大电路和共集电极放大电路,简称共基、共射、共集放大电路。

共射放大电路既能放大电流又能放大电压,输入电阻在三种电路中居中,输出电阻较大,频带较窄。常做为低频电压放大电路的单元电路。



共基放大电路只能放大电压不能放大电流,输入电阻小,电压放大倍数和输出电阻与共射放大电路相当,频率特性是三种接法中最好的电路。常用于宽频带放大电路。



共集放大电路只能放大电流不能放大电压,是三种接法中输入电阻最大、输出电阻最小的电路,并具有电压跟随的特点。常用于电压放大电路的输入级和输出级,在功率放大电路中也常采用射极输出的形式。



共集放大电路只能放大电流不能放大电压,是三种接法中输入电阻最大、输出电阻最小的电路,并具有电压跟随的特点。常用于电压放大电路的输入级和输出级,在功率放大电路中也常采用射极输出的形式。


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模拟电路  

1、基尔霍夫定理的内容是什么?(仕兰微电子)  

基尔霍夫电流定律是一个电荷守恒定律,即在一个电路中流入一个节点的电荷与流出同一个

节点的电荷相等.

基尔霍夫电压定律是一个能量守恒定律,即在一个回路中回路电压之和为零.

2、平板电容公式(C=εS/4πkd)。(未知)  

3、最基本的如三极管曲线特性。(未知)  

4、描述反馈电路的概念,列举他们的应用。(仕兰微电子)  

5、负反馈种类(电压并联反馈,电流串联反馈,电压串联反馈和电流并联反馈);负反  

馈的优点(降低放大器的增益灵敏度,改变输入电阻和输出电阻,改善放大器的线性和非

线性失真,有效地扩展放大器的通频带,自动调节作用)(未知)  

6、放大电路的频率补偿的目的是什么,有哪些方法?(仕兰微电子)  

7、频率响应,如:怎么才算是稳定的,如何改变频响曲线的几个方法。(未知)  

8、给出一个查分运放,如何相位补偿,并画补偿后的波特图。(凹凸)  

9、基本放大电路种类(电压放大器,电流放大器,互导放大器和互阻放大器),优缺 点

,特别是广泛采用差分结构的原因。(未知)  

10、给出一差分电路,告诉其输出电压Y+和Y-,求共模分量和差模分量。(未知)  

11、画差放的两个输入管。(凹凸)  

12、画出由运放构成加法、减法、微分、积分运算的电路原理图。并画出一个晶体管级的

运放电路。(仕兰微电子)  

13、用运算放大器组成一个10倍的放大器。(未知)  

14、给出一个简单电路,让你分析输出电压的特性(就是个积分电路),并求输出端某点

的 rise/fall时间。(Infineon笔试试题)  

15、电阻R和电容C串联,输入电压为R和C之间的电压,输出电压分别为C上电压和R上电 压

,要求制这两种电路输入电压的频谱,卸险饬街值缏泛挝 咄 瞬ㄆ鳎 挝 屯 ?nbsp;波器

。当RC<<T时,给出输入电压波形图,绘制两种电路的输出波形图。(未知)  

16、有源滤波器和无源滤波器的原理及区别?(新太硬件)  

17、有一时域信号S=V0sin(2pif0t)+V1cos(2pif1t)+2sin(2pif3t+90),当其通过低通、 带

通、高通滤波器后的信号表示方式。(未知)  

18、选择电阻时要考虑什么?(东信笔试题)  

19、在CMOS电路中,要有一个单管作为开关管精确传递模拟低电平,这个单管你会用P管  

还是N管,为什么?(仕兰微电子)  

20、给出多个mos管组成的电路求5个点的电压。(Infineon笔试试题)  

21、电压源、电流源是集成电路中经常用到的模块,请画出你知道的线路结构,简单描述

其优缺点。(仕兰微电子)  

22、画电流偏置的产生电路,并解释。(凹凸)  

23、史密斯特电路,求回差电压。(华为面试题)  

24、晶体振荡器,好像是给出振荡频率让你求周期(应该是单片机的,12分之一周期....) (

华为面试题)  

25、LC正弦波振荡器有哪几种三点式振荡电路,分别画出其原理图。(仕兰微电子)  

26、VCO是什么,什么参数(压控振荡器?) (华为面试题)  

27、锁相环有哪几部分组成?(仕兰微电子)  

28、锁相环电路组成,振荡器(比如用D触发器如何搭)。(未知)  

29、求锁相环的输出频率,给了一个锁相环的结构图。(未知)  

30、如果公司做高频电子的,可能还要RF知识,调频,鉴频鉴相之类,不一一列举。(未

知)  

31、一电源和一段传输线相连(长度为L,传输时间为T),画出终端处波形,考虑传输线  

无损耗。给出电源电压波形图,要求绘制终端波形图。(未知)  

32、微波电路的匹配电阻。(未知)  

33、DAC和ADC的实现各有哪些方法?(仕兰微电子)  

34、A/D电路组成、工作原理。(未知)  

35、实际工作所需要的一些技术知识(面试容易问到)。如电路的低功耗,稳定,高速如何

做到,调运放,布版图注意的地方等等,一般会针对简历上你所写做过的东西具体问,肯定

会问得很细(所以别把什么都写上,精通之类的词也别用太多了),这个东西各个人就 不

一样了,不好说什么了。(未知)  


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数字电路  

1、同步电路和异步电路的区别是什么?(仕兰微电子)  

2、什么是同步逻辑和异步逻辑?(汉王笔试)  

同步逻辑是时钟之间有固定的因果关系。异步逻辑是各时钟之间没有固定的因果关系。  

Delay < period - setup ? hold  

16、时钟周期为T,触发器D1的建立时间最大为T1max,最小为T1min。组合逻辑电路最大延

迟为T2max,最小为T2min。问,触发器D2的建立时间T3和保持时间应满足什么条件。(华为

)  

17、给出某个一般时序电路的图,有Tsetup,Tdelay,Tck->q,还有 clock的delay,写出决定

最大时钟的因素,同时给出表达式。(威盛VIA 2003.11.06 上海笔试试题)  

18、说说静态、动态时序模拟的优缺点。(威盛VIA 2003.11.06 上海笔试试题)  

19、一个四级的Mux,其中第二级信号为关键信号 如何改善timing。(威盛VIA2003.11.06

上海笔试试题)  

20、给出一个门级的图,又给了各个门的传输延时,问关键路径是什么,还问给出输入,

使得输出依赖于关键路径。(未知)  

21、逻辑方面数字电路的卡诺图化简,时序(同步异步差异),触发器有几种(区别,优

点),全加器等等。(未知)  

22、卡诺图写出逻辑表达使。(威盛VIA 2003.11.06 上海笔试试题)  

23、化简F(A,B,C,D)= m(1,3,4,5,10,11,12,13,14,15)的和。(威盛)  

24、please show the CMOS inverter schmatic,layout and its cross sectionwith P-

well process.Plot its transfer curve (Vout-Vin) And also explain the operation

region of PMOS and NMOS for each segment of the transfer curve? (威盛笔试题c

ircuit design-beijing-03.11.09)  

25、To design a CMOS invertor with balance rise and fall time,please define th

e ration of channel width of PMOS and NMOS and explain?  

26、为什么一个标准的倒相器中P管的宽长比要比N管的宽长比大?(仕兰微电子)  

27、用mos管搭出一个二输入与非门。(扬智电子笔试)  

28、please draw the transistor level schematic of a cmos 2 input AND gate and  

explain which input has faster response for output rising edge.(less delay tim

e)。(威盛笔试题circuit design-beijing-03.11.09)  

29、画出NOT,NAND,NOR的符号,真值表,还有transistor level的电路。(Infineon笔试

)  

30、画出CMOS的图,画出tow-to-one mux gate。(威盛VIA 2003.11.06 上海笔试试题)


31、用一个二选一mux和一个inv实现异或。(飞利浦-大唐笔试)  

32、画出Y=A*B+C的cmos电路图。(科广试题)  

33、用逻辑们和cmos电路实现ab+cd。(飞利浦-大唐笔试)  

34、画出CMOS电路的晶体管级电路图,实现Y=A*B+C(D+E)。(仕兰微电子)  

35、利用4选1实现F(x,y,z)=xz+yz’。(未知)  

36、给一个表达式f=xxxx+xxxx+xxxxx+xxxx用最少数量的与非门实现(实际上就是化简)

。  

37、给出一个简单的由多个NOT,NAND,NOR组成的原理图,根据输入波形画出各点波形。(

Infineon笔试)  

38、为了实现逻辑(A XOR B)OR (C AND D),请选用以下逻辑中的一种,并说明为什么

?1)INV 2)AND 3)OR 4)NAND 5)NOR 6)XOR 答案:NAND(未知)  

39、用与非门等设计全加法器。(华为)  

40、给出两个门电路让你分析异同。(华为)  

41、用简单电路实现,当A为输入时,输出B波形为…(仕兰微电子)  

42、A,B,C,D,E进行投票,多数服从少数,输出是F(也就是如果A,B,C,D,E中1的个数比0  

56、用filp-flop和logic-gate设计一个1位加法器,输入carryin和current-stage,输出


carryout和next-stage. (未知)  

57、用D触发器做个4进制的计数。(华为)  

58、实现N位Johnson Counter,N=5。(南山之桥)  

59、用你熟悉的设计方式设计一个可预置初值的7进制循环计数器,15进制的呢?(仕兰微

电子)  

60、数字电路设计当然必问Verilog/VHDL,如设计计数器。(未知)  

61、BLOCKING NONBLOCKING 赋值的区别。(南山之桥)  


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看到很多讨论入职面试的帖子,作为一个做了20年研发的电子工程师,想说说自己的想法。也许因为我在巨无霸式的企业里工作了太长的时间,认识会有一些局限,不过希望能起到一些参考价值。


从走出校门,我们会遇到职业生涯的第一个坎——选择职业。


如果幸运,在学校我们已经知道自己喜欢什么和擅长什么,这时只需要向这个目标前进就是了。一定有另一些人后悔在学校晃荡了那么长时间,没关系,后面还有时间,只要不继续荒废就完全没有问题。可以说走出校门的第一份工作对所有人来说都是一个全新的开始,所有人几乎都站在同一条起跑线上。


以我参加的无数次面试的经验来看,如果一个公司准备招毕业生做工程师,都做好了新人白纸一张的准备,不管是本科生还是研究生,之所以有学校和学历的差别,大多是为了在条件差不多的时候有个选择的依据。如何理解“条件”?不同的公司或boss会有不同的文化和偏重,但我想有两点是都会看中的,能力和态度。


能力包括:清晰敏捷的思维,逻辑能力(是不是能把一件事的前因后果解释明白)。思维和逻辑是技术工程师职业素质的基础,如果没有这1%,后面的99%效果会大打折扣。工作2、3年后最好自我审视一下,或许需要调整职业方向,自己要对自己负责。


态度包括:对工作的热情,对几年内职业目标的规划,对事件的反应。。。等等。最后这个有点晦涩,具体说就是对提问对变化对挑战的回应,有一种回应是本能的,比如恐惧、愤怒、排斥、敌视、狂喜。另一种回应是理智的,比如思考、倾听、讨论、建议、双赢等等。


回来说面试,事先准备一下是需要的。不要因为一下想不起来学过什么课做过什么事临场乱了阵脚,影响自己在思维和逻辑方面的加分。长远的职业规划不是必须的,但最好有个清晰的3年规划,3年后准备达到什么目标,为了这个目标准备怎么提高自己的能力。一般来说,可能希望3年以后研发工程师对本公司产品技术及应用有大致了解,熟悉研发测试流程,可以在“老手”的安排下独立完成一些子系统的设计任务。当然,具体情况千差万别,也许有些公司不愿意等3年时间,能从面试官嘴里问出来再临场调整自己的规划时间是最好不过了。无论如何,事先想好有哪些目标还是很重要的。表达对工作的喜爱和热情不用多说,一定会有加分,如果能有一两个事例来佐证效果会好得多。“对事件的反应”,这点不好概括,不同HR有不同的办法和问题,而且涉及到个人性格和主观判断,没有对错,只有适合不适合,我个人会偏向能思考倾听讨论建议双赢的人而且非常偏向。


当我们有幸(或者不幸)做了3年工程师,其间可能经历了不计其数的白眼责备使唤,这时会遇到第二个坎——我真的喜欢做工程师或适合做研发吗?


我觉得是时候审视一下了,是不是比周围大多数同辈分的家伙“混”得好?是不是已经引起boss注意了?是不是手里的这点东西已经游刃有余想做点别的了?会上老鸟们是不是已经愿意听我把话说完了?最重要的是,我喜欢做些更“高级”更复杂更完美的玩意儿吗?这只有自己最清楚了。如果答案是否定的,那么这时候放弃也许意味着更好的发展。“是时候”的意思是无论怎么变都不会有太大损失,三年时间,除了技术,我们还大致明白了一个公司里的那点事儿,有些什么人、哪些种人、人和人之间都怎么“对付”的。这些经验以后到哪儿都有用,不算浪费时间。


不做技术以后的事我没经历过,不能瞎说,说说接着做技术的事吧。这时候我们会对设计有一些想法了,成就了前面三年的正果——价值。可是好像不管对错,大boss总是听老鸟们的。是的,这才是真正的第二道坎——信任。信任几乎是职业生涯中最宝贵的财富,等我们知道了“信任”带来的好处和“信任”来之不易,相信每个人都会珍惜。


“信任”这个话题似乎太大了,不是我一下能说得清楚的,想到哪儿说哪儿吧。信任不全是结果导向,即——不是技术强结果好就一定能得到信任。旁门左道的东西毕竟不是主流,不提也罢。除了技术,我们得学会一些其他的能力。比如学会“表达”自己的想法,用当初简历里写的“清晰的思维严谨的逻辑”把想法写在 .doc 或 .ppt里——目的、计划、技术方案、数据、背景资料。。。讲给老鸟和老板听。只要思路数据是认真严谨的,无论对错或老鸟认同与否,我们已经站在老鸟的身后了。“表达能力”非常非常非常重要,是大多数搞技术的短板,不少工程师敲了十几年的键盘就是写不好ppt。绝大多数情况下,工程师把目的、方案、计划(或结果)说清楚就可以算及格了;让听众听懂你的逻辑,可以得70分;能吸引听众注意力,80分;能得到听众的赞许或建议,90分;能得到听众的money,100分,完全信任。有很多怎么写PPT的教程,技巧不多说了,因为我也不是高手。艺多不压身,及格以上,技巧确实会带来一些加分。


再比如“系统”的能力,不管软件硬件复杂简单,总是有设计需求、需求分析、设计输入、构架/概念、细节/代码、设计输出、设计验证等等过程,有时间、资源的限制,中间还会穿插各种技术审核、质量流程,如何根据不同情况提出不同方案,如何控制风险和质量,如何应对变化,如何获得支持和资源。对公司来说,这些都是一个雇员的价值所在。价值和信任大多数情况是相辅相成的。


还有“合作”的能力,在有些地方叫“领导力”,但基于我个人的性格和理念,极不喜欢这些地方神话了的“领导力”,恕我继续称之为合作能力。更通俗一些,以我的理解,是“达成目标”的能力,一个各种理念、技巧的集合。前面提到的思考、倾听、行动、双赢等等都是达成目标所需要的态度,有志青年们不妨给自己洗洗脑。然后去拿下其他各项技巧学分。

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不同的人会花费不同的时间跨过上面那道信任的坎,不幸的人直到退休都迈不过去。我们已经有了饭票,是老鸟了,下面是第三道坎——创新。这似乎更关乎于理想和信念,我不敢妄断它对于别人的意义,至少对我是不能放弃的,因为多年在业界顶级公司做顶级产品,没有什么能拿来copy的,如果不outstanding 和 differentiating 怎么混得下去?即使哪天我不在这个环境里,没了固定饭票,恐怕也离不开这个信念了。


剩下还会有什么坎,我不知道,也要去摸索。。。感觉写得有点虎头蛇尾,而且犯了一个presentation的忌,不知道听众想得到什么,只是一味show自己的逻辑。学校对我来说有些久远了,很难仔细回想遥远的来路,请各位见谅。如果能让您略微心有所想,也算我没白码这些字。


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